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【分享】 CICC4124 超级芯星 DDR控制IP MIG核的配置

发表于 开源蜂鸟E203 2022-07-20 21:04:23
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队伍名称:超级芯星
队伍编号:CICC4124。

由于片上BRAM资源有限,无法存储神经网络计算所需的全部权重参数,因此在进行系统搭建时,需要拓展DDR作为存储资源。DDR本身的时序较为复杂,需要使用MIG核进行控制,配置所需注意的一些参量如下:

图片alt
Clock Period:DDR3芯片运行时钟周期,这个参数的范围和 FPGA 的芯片类型以及具体类型的速度等有关。
PHY to Controller Clock Ratio:DDR3物理芯片运行时钟和 MIG IP 核的用户端(FPGA)的时钟之比,一般有 4:1 和 2:1 两个选项。此处,即输出用户参考时钟为100MHz。
Memory Type:DDR3储存器类型选择。根据原理图上的DDR型号,及对应型号DDR说明手册可配置具体参数信息。
Data Width:数据位宽选择。DDR200T上DDR最大输出位宽为32bit,可以选择8、16、32三种位宽类型。

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该处需根据原理图进行管脚配置,MIG会自动生产对应的管脚约束信息。

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