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在 Verilog TestBench 中运行测试用例

发表于开源蜂鸟E203 2020-11-02 04:42:36

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RICS-V

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用户评论 (196)

2025-03-11 20:28:26 Meta9T 1#

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2025-03-03 13:39:08 DarcyL 2#

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2024-12-11 15:48:53 温温 3#

评论内容不公开显示！

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2024-11-08 15:01:09 水果有点甜 4#

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2024-09-30 15:29:27 🏹 5#

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2024-09-19 10:50:06 jwcx 6#

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2024-02-21 20:11:47 唐shuai 7#

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2023-12-15 15:25:56 天空是蓝色的 8#

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2023-11-18 18:50:00 Kaysar 9#

nn爱学习：
你解决了吗，我也有

解决了、不过几年前的事情了。
你编辑一下执行的文件。在指令里去掉 &。
如果想用tee 来记录屏幕信息、那么直接在｜后面写就可以。不需要 &。
& 是为了在后台执行命令。

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2023-11-18 14:35:27 nn爱学习 10#

你解决了吗，我也有

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2023-11-18 14:31:53 nn爱学习 11#

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2023-11-16 10:58:55 aigoren 12#

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2023-11-14 15:14:35 alex12138 13#

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2023-11-13 20:59:42 20105 14#

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2023-09-18 20:15:18 老哲子 15#

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