问题一:在vivado中编写约束文件时,由于nice接口的指令是由CPU、协处理器和内存互相发送的,因此是否只需要约束clk和复位信号即可?
问题二:从软件示例程序中可知,数据是由软件输入的,那怎么实现软件输入的数据被硬件所使用呢?是否是将硬件程序通过vivado烧录到FPGA,然后软件 程序通过Nuclei Studio下载到板子中即可呢。
希望得到大神的解答!!!
难道你不是把nice核和蜂鸟E203一起综合布线生成bit流文件的吗?这些对于蜂鸟SoC来说都是内部信号。
谢谢大神 我再去试一试呢
这些都是内部信号,为何需要添加约束呢
错误提示的大致意思是:未指定的I/O标准:194个逻辑端口中有194个使用I/O标准(IOSTANDARD)值“DEFAULT”,而不是用户指定的特定值。这可能会导致I/O争用或与板电源或连接不兼容,从而影响性能、信号完整性,或者在极端情况下会损坏与其连接的设备或组件。要更正此冲突,请指定所有I/O标准。除非所有逻辑端口都定义了用户指定的I/O标准值,否则此设计将无法生成位流。
大神 如果不添加任何约束,则在生成bit流文件时,vivado提示了这些错误,问题有些多,希望可以得到解答,非常麻烦你了
图片有点大 不知道大神能不能看得清楚
嗯嗯 昨天用nuclei studio将.C文件生成debug的.verilog文件之后,然后在vivado进行仿真运行之后,是可以出现结果的。烧录到fpga板子中时,是否我就按照仿真文件中那样子去设置引脚即可呢?
看一下蜂鸟自带的NICE协处理的例子,看懂就都明白了,照葫芦画瓢
https://www.rvmcu.com/community-topic-id-340.html