按照胡老师书上的在verilog testbench中运行测试用例时,在运行到make run_test步骤时出错,查了很多方案没有解决。错误如下显示:
先查看ls -l /bin/sh,看看当前默认的是什么shell,Ubuntu一般默认为bash。 采用命令sudo dpkg-reconfigure dash,然后选择否。
感谢大佬
确实可以!跑通了!感谢!!!
我改了Makefile中的两个shell,怎么运行还是不行?
请问哪里的shell?
好的,谢谢,我试试
我刚刚找到问题了,把shell改成bash就好了........
我也遇到了这个问题。请问你解决了吗?我的图是这样的
缺省的run. Makefile 中的 SIM_EXEC直接返回的是测试成功,并没生成{testcase }.log文件,我猜测因此 |& tee 出错导致了异常退出。
Run. Makefile 中没有指定仿真工具,需要自己修改成iverilog或vcs, 使用vcs 请参考https://www.cnblogs.com/mikewolf2002/p/11399364.html
图片好像有些问题,可以把错误打印内容复制出来吗