2021-09-01 10:04:31 胡灿 1#

Ada：

我回复了图片 但是评论似乎不能发送图片，我nuclei studio无错误无警告，生成了.verilog.

define FPGA_SOURCE也放在了config.v里面。其他设置也都设置了。tb路径也改了。仿真还是报错 。我把断言屏蔽以后 还会报其他文件里面的断言错误

那就重新建个工程，按这个流程再走一遍试试看

2021-09-01 09:58:21 Ada 2#

胡灿：

nuclei studio报的啥错？可以贴出来看看

你上面是vivado报的错，跟那个帖子里面明显不一样的地方就是define FPGA_SOURCE放的位置，你放在system.v里面，其他用到断言的还是打开

我回复了图片 但是评论似乎不能发送图片，我nuclei studio无错误无警告，生成了.verilog.

define FPGA_SOURCE也放在了config.v里面。其他设置也都设置了。tb路径也改了。仿真还是报错 。我把断言屏蔽以后 还会报其他文件里面的断言错误

2021-09-01 09:39:37 胡灿 3#

Ada：

我的设置的步骤跟帖子都是一样的，只不过nice的那个例程，我用NS建工程的时候用的demo_nice那个例程。但是就一直报错

nuclei studio报的啥错？可以贴出来看看

你上面是vivado报的错，跟那个帖子里面明显不一样的地方就是define FPGA_SOURCE放的位置，你放在system.v里面，其他用到断言的还是打开

2021-09-01 09:36:02 Ada 4#

胡灿：

https://www.rvmcu.com/community-topic-id-386.html

参考一下这个帖子，里面有详细的步骤。

我的设置的步骤跟帖子都是一样的，只不过nice的那个例程，我用NS建工程的时候用的demo_nice那个例程。但是就一直报错

2021-09-01 09:33:50 胡灿 5#

Ada：

我在system.v里面加了

https://www.rvmcu.com/community-topic-id-386.html

参考一下这个帖子，里面有详细的步骤。

2021-09-01 09:30:40 Ada 6#

胡灿：

在vivado里面仿真要把断言关掉，可以加上一个define FPGA_SOURCE，断言的就不会编译进去

我在system.v里面加了

2021-09-01 09:28:19 胡灿 7#

在vivado里面仿真要把断言关掉，可以加上一个define FPGA_SOURCE，断言的就不会编译进去