E203内核移植到FPGA开发板时出现时序违例的解决方式
队伍名称：对不对队，队伍编号：CICC3054
在移植内核时，用VIVADO进行综合实现后会出现时序违例，如图：
虽然可以上板正常进行开发，但是还是想把这些违例解决下^_^
检查后，发现是 apb_adv_timer 这条路径报的违例，解决方式如下：
在 e203_subsys_perips.v的上图位置将该模块注释掉，重新综合时序后，时序违例就消失啦~
暂无回复，抢个沙发～
💡 请 登录 后参与讨论（微信扫码即登录/注册）
帖子信息
版块全国大学生集成电路创新创业大赛
回复0
浏览3941
发布2022-04-19 12:03