求助 使用nuclei stuio将软件程序编为.Verilog，在vivado中仿真出现问题
胡哥好，请问我的项目提示string is not a constant是怎么回事，是这一句出的提示
在进行这个仿真时，
我将e203_hbirdv2文件夹中的rtl和tb所有文件添加至工程，并将其中的nice接口Verilog文件替换为自己写的文件（已经经过仿真符合需求）。
将e203_defines.v设置为global include ，并将文件类型改为 Verilog Header.
在config.v中增加宏定义： `define FPGA_SOURCE
将tb_top.v设置为顶层, 并添加如上图读入.verilog文件的路径，保存文件。
请问胡哥，上述步骤有出现错误或疏漏吗
十分感谢胡哥的帮助
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版块开源蜂鸟E203
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发布2021-04-30 22:36