大家好，我们是第五届集创赛好家伙团队，队伍编号是CICC1061。本文将分享我们团队提高E203软核主频的办法。

查阅芯来科技官方出版的《手把手教你设计CPU——RISC-V处理器篇》教材，我们发现，原本设计的E203主时钟域应该是100MHZ：

但是我们实际上板后发现，通过终端显示的实际运行频率是16MHZ.  如下图

经过询问请教芯来科技的官方人员，我们得知，由于FPGA布局布线，以及FPGA通过LUT实现逻辑电路，导致在FPGA用软核运行时，无法达到100MHZ的时钟速度，超过33MHZ左右就会出现时序约束违例。

因此我们通过修改IP_MMCM中的16MHZ的clk输出，将其修改为32MHZ，重新综合，实现，烧写到FPGA。即可在一定程度上提高E203软核的运行速度。

至此，E203软核在FPGA开发板上的运行主频提高到32MHZ成功。